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    [seo資源] 網站運營指導手冊(附帶筆記)

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    發表于 2014-1-24 11:19:04 | 顯示全部樓層 |閱讀模式
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    研發階段:技術與運營結合規劃産品線,服務流程是重點。如果這個階段出了問題,前面的工作白做了,後面也做不好。

    持續解決用戶需求,以及問題(是知名度建立的前提條件)


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    發表于 2015-6-21 07:22:34 | 顯示全部樓層
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    發表于 2017-11-18 17:53:41 | 顯示全部樓層
    電子産品ESD/EMI的保護設計考慮    電子産品ESD/EMI的保護設計考慮    電子産品ESD/EMI的保護設計考慮    電子産品ESD/EMI的保護設計考慮    電子産品ESD/EMI的保護設計考慮    電子産品ESD/EMI的保護設計考慮   

            PCB板布局布線規則


            一、元件布局基本規則問答專區 / 了解EMI/EMC_賽利美爾  http://www.salimil.com/mode


                  1.按電路模塊進行布局,實現同一功能的相關電路稱爲一個模塊,電路模塊中的元件應采用就近集中原則,同時數字電路和模擬電路分開;

          2.定位孔、標准孔等非安裝孔周圍1.27mm內不得貼裝元、器件,螺釘等安裝孔周圍3.5mm(對于M2.5)、4mm(對于M3)內不得貼裝元器件;

          3.臥裝電阻、電感(插件)、電解電容等元件的下方避免布過孔,以免波峰焊後過孔與元件殼體短路;

          4.元器件的外側距板邊的距離爲5mm;

          5.貼裝元件焊盤的外側與相鄰插裝元件的外側距離大于2mm;

          6.金屬殼體元器件和金屬件(屏蔽盒等)不能與其它元器件相碰,不能緊貼印制線、焊盤,其間距應大于2mm。定位孔、緊固件安裝孔、橢圓孔及板中其它方孔外側距板邊的尺寸大于3mm;

          7.發熱元件不能緊鄰導線和熱敏元件;高熱器件要均衡分布;

          8.電源插座要盡量布置在印制板的四周,電源插座與其相連的彙流條接線端應布置在同側。特別應注意不要把電源插座及其它焊接連接器布置在連接器之間,以利于這些插座、連接器的焊接及電源線纜設計和紮線。電源插座及焊接連接器的布置間距應考慮方便電源插頭的插拔;

          9.其它元器件的布置:

               所有IC元件單邊對齊,有極性元件極性標示明確,同一印制板上極性標示不得多于兩個方向,出現兩個方向時,兩個方向互相垂直;

          10.板面布線應疏密得當,當疏密差別太大時應以網狀銅箔填充,網格大于8mil(或0.2mm);

          11.貼片焊盤上不能有通孔,以免焊膏流失造成元件虛焊。重要信號線不准從插座腳間穿過;

          12.貼片單邊對齊,字符方向一致,封裝方向一致;

          13.有極性的器件在以同一板上的極性標示方向盡量保持一致。



    二、元件布線規則

          1、畫定布線區域距PCB板邊≤1mm的區域內,以及安裝孔周圍1mm內,禁止布線;

          2、電源線盡可能的寬,不應低于18mil;信號線寬不應低于12mil;cpu入出線不應低于10mil(或8mil);線間距不低于10mil;

          3、正常過孔不低于30mil;

          4、雙列直插:焊盤60mil,孔徑40mil;

               1/4W電阻:51*55mil(0805表貼);直插時焊盤62mil,孔徑42mil;

               無極電容:51*55mil(0805表貼);直插時焊盤50mil,孔徑28mil;

          5、注意電源線與地線應盡可能呈放射狀,以及信號線不能出現回環走線。



    在研制帶處理器的電子産品時,如何提高抗幹擾能力和電磁兼容性?

          1、下面的一些系統要特別注意抗電磁幹擾:

          (1)微控制器時鍾頻率特別高,總線周期特別快的系統。

          (2)系統含有大功率,大電流驅動電路,如産生火花的繼電器,大電流開關等。

          (3)含微弱模擬信號電路以及高精度A/D變換電路的系統。



          2、爲增加系統的抗電磁幹擾能力采取如下措施:

          (1)、選用頻率低的微控制器:

          選用外時鍾頻率低的微控制器可以有效降低噪聲和提高系統的抗幹擾能力。同樣頻率的方波和正弦波,方波中的高頻成份比正弦波多得多。雖然方波的高頻成份的波的幅度,比基波小,但頻率越高越容易發射出成爲噪聲源,微控制器産生的最有影響的高頻噪聲大約是時鍾頻率的3倍。

          (2)、減小信號傳輸中的畸變

          微控制器主要采用高速CMOS技術制造。信號輸入端靜態輸入電流在1mA左右,輸入電容10PF左右,輸入阻抗相當高,高速CMOS電路的輸出端都有相當的帶載能力,即相當大的輸出值,將一個門的輸出端通過一段很長線引到輸入阻抗相當高的輸入端,反射問題就很嚴重,它會引起信號畸變,增加系統噪聲。當Tpd>Tr時,就成了一個傳輸線問題,必須考慮信號反射,阻抗匹配等問題。

    信號在印制板上的延遲時間與引線的特性阻抗有關,即與印制線路板材料的介電常數有關。可以粗略地認爲,信號在印制板引線的傳輸速度,約爲光速的1/3到1/2之間。微控制器構成的系統中常用邏輯電話元件的Tr(標准延遲時間)爲3到18ns之間。

    在印制線路板上,信號通過一個7W的電阻和一段25cm長的引線,線上延遲時間大致在4~20ns之間。也就是說,信號在印刷線路上的引線越短越好,最長不宜超過25cm。而且過孔數目也應盡量少,最好不多于2個。

    當信號的上升時間快于信號延遲時間,就要按照快電子學處理。此時要考慮傳輸線的阻抗匹配,對于一塊印刷線路板上的集成塊之間的信號傳輸,要避免出現Td>Trd的情況,印刷線路板越大系統的速度就越不能太快。

    用以下結論歸納印刷線路板設計的一個規則:

          信號在印刷板上傳輸,其延遲時間不應大于所用器件的標稱延遲時間。

          (3)、減小信號線間的交叉幹擾:

          A點一個上升時間爲Tr的階躍信號通過引線AB傳向B端。信號在AB線上的延遲時間是Td。在D點,由于A點信號的向前傳輸,到達B點後的信號反射和AB線的延遲,Td時間以後會感應出一個寬度爲Tr的頁脈沖信號。在C點,由于AB上信號的傳輸與反射,會感應出一個寬度爲信號在AB線上的延遲時間的兩倍,即2Td的正脈沖信號。這就是信號間的交叉幹擾。幹擾信號的強度與C點信號的di/at有關,與線間距離有關。當兩信號線不是很長時,AB上看到的實際是兩個脈沖的叠加。

    CMOS工藝制造的微控制由輸入阻抗高,噪聲高,噪聲容限也很高,數字電路是叠加100~200mv噪聲並不影響其工作。若圖中AB線是一模擬信號,這種幹擾就變爲不能容忍。如印刷線路板爲四層板,其中有一層是大面積的地,或雙面板,信號線的反面是大面積的地時,這種信號間的交叉幹擾就會變小。原因是,大面積的地減小了信號線的特性阻抗,信號在D端的反射大爲減小。特性阻抗與信號線到地間的介質的介電常數的平方成反比,與介質厚度的自然對數成正比。若AB線爲一模擬信號,要避免數字電路信號線CD對AB的幹擾,AB線下方要有大面積的地,AB線到CD線的距離要大于AB線與地距離的2~3倍。可用局部屏蔽地,在有引結的一面引線左右兩側布以地線。

          (4)、減小來自電源的噪聲

          電源在向系統提供能源的同時,也將其噪聲加到所供電的電源上。電路中微控制器的複位線,中斷線,以及其它一些控制線最容易受外界噪聲的幹擾。電網上的強幹擾通過電源進入電路,即使電池供電的系統,電池本身也有高頻噪聲。模擬電路中的模擬信號更經受不住來自電源的幹擾。

          (5)、注意印刷線板與元器件的高頻特性

          在高頻情況下,印刷線路板上的引線,過孔,電阻、電容、接插件的分布電感與電容等不可忽略。電阻産生對高頻信號的反射,引線的分布電容會起作用,當長度大于噪聲頻率相應波長的1/20時,就産生天線效應,噪聲通過引線向外發射。

          印刷線路板的過孔大約引起0.6pf的電容。

          一個集成電路本身的封裝材料引入2~6pf電容。

          一個線路板上的接插件,有520nH的分布電感。一個雙列直扡的24引腳集成電路扡座,引入4~18nH的分布電感。

          這些小的分布參數對于這行較低頻率下的微控制器系統中是可以忽略不計的;而對于高速系統必須予以特別注意。

          (6)、元件布置要合理分區

          元件在印刷線路板上排列的位置要充分考慮抗電磁幹擾問題,原則之一是各部件之間的引線要盡量短。在布局上,要把模擬信號部分,高速數字電路部分,噪聲源部分(如繼電器,大電流開關等)這三部分合理地分開,使相互間的信號耦合爲最小。

    處理好接地線

          印刷電路板上,電源線和地線最重要。克服電磁幹擾,最主要的手段就是接地。

          對于雙面板,地線布置特別講究,通過采用單點接地法,電源和地是從電源的兩端接到印刷線路板上來的,電源一個接點,地一個接點。印刷線路板上,要有多個返回地線,這些都會聚到回電源的那個接點上,就是所謂單點接地。所謂模擬地、數字地、大功率器件地開分,是指布線分開,而最後都彙集到這個接地點上來。與印刷線路板以外的信號相連時,通常采用屏蔽電纜。對于高頻和數字信號,屏蔽電纜兩端都接地。低頻模擬信號用的屏蔽電纜,一端接地爲好。

          對噪聲和幹擾非常敏感的電路或高頻噪聲特別嚴重的電路應該用金屬罩屏蔽起來。

          (7)、用好去耦電容。

          好的高頻去耦電容可以去除高到1GHZ的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。設計印刷線路板時,每個集成電路的電源,地之間都要加一個去耦電容。去耦電容有兩個作用:一方面是本集成電路的蓄能電容,提供和吸收該集成電路開門關門瞬間的充放電能;另一方面旁路掉該器件的高頻噪聲。數字電路中典型的去耦電容爲0.1uf的去耦電容有5nH分布電感,它的並行共振頻率大約在7MHz左右,也就是說對于10MHz以下的噪聲有較好的去耦作用,對40MHz以上的噪聲幾乎不起作用。 1uf,10uf電容,並行共振頻率在20MHz以上,去除高頻率噪聲的效果要好一些。在電源進入印刷板的地方和一個1uf或10uf的去高頻電容往往是有利的,即使是用電池供電的系統也需要這種電容。 每10片左右的集成電路要加一片充放電電容,或稱爲蓄放電容,電容大小可選10uf。最好不用電解電容,電解電容是兩層溥膜卷起來的,這種卷起來的結構在高頻時表現爲電感,最好使用膽電容或聚碳酸醞電容。

    去耦電容值的選取並不嚴格,可按C=1/f計算;即10MHz取0.1uf,對微控制器構成的系統,取0.1~0.01uf之間都可以。



          3、降低噪聲與電磁幹擾的一些經驗。

          (1)能用低速芯片就不用高速的,高速芯片用在關鍵地方。

          (2)可用串一個電阻的辦法,降低控制電路上下沿跳變速率。

          (3)盡量爲繼電器等提供某種形式的阻尼。

          (4)使用滿足系統要求的最低頻率時鍾。

          (5)時鍾産生器盡量靠近到用該時鍾的器件。石英晶體振蕩器外殼要接地。

          (6)用地線將時鍾區圈起來,時鍾線盡量短。

          (7)I/O驅動電路盡量靠近印刷板邊,讓其盡快離開印刷板。對進入印制板的信號要加濾波,從高噪聲區來的信號也要加濾波,同時用串終端電阻的辦法,減小信號反射。

          (8)MCD無用端要接高,或接地,或定義成輸出端,集成電路上該接電源地的端都要接,不要懸空。

          (9)閑置不用的門電路輸入端不要懸空,閑置不用的運放正輸入端接地,負輸入端接輸出端。

          (10)印制板盡量使用45折線而不用90折線布線以減小高頻信號對外的發射與耦合。

          (11)印制板按頻率和電流開關特性分區,噪聲元件與非噪聲元件要距離再遠一些。

          (12)單面板和雙面板用單點接電源和單點接地、電源線、地線盡量粗,經濟是能承受的話用多層板以減小電源,地的容生電感。

          (13)時鍾、總線、片選信號要遠離I/O線和接插件。

          (14)模擬電壓輸入線、參考電壓端要盡量遠離數字電路信號線,特別是時鍾。

          (15)對A/D類器件,數字部分與模擬部分甯可統一下也不要交叉。

          (16)時鍾線垂直于I/O線比平行I/O線幹擾小,時鍾元件引腳遠離I/O電纜。

          (17)元件引腳盡量短,去耦電容引腳盡量短。

          (18)關鍵的線要盡量粗,並在兩邊加上保護地。高速線要短要直。

          (19)對噪聲敏感的線不要與大電流,高速開關線平行。

          (20)石英晶體下面以及對噪聲敏感的器件下面不要走線。

          (21)弱信號電路,低頻電路周圍不要形成電流環路。

          (22)任何信號都不要形成環路,如不可避免,讓環路區盡量小。

          (23)每個集成電路一個去耦電容。每個電解電容邊上都要加一個小的高頻旁路電容。

          (24)用大容量的钽電容或聚酷電容而不用電解電容作電路充放電儲能電容。使用管狀電容時,外殼要接地。(賽利美爾半導體TEL:400 180 1665 / QQ:2885530686/2885295916  ) 您的電路保護專家


             




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